Chip đồng bộ hóa mạng đồng hồ

Chip đồng bộ hóa mạng đồng hồ là các mạch tích hợp (ASIC) dành riêng cho ứng dụng-lõi chịu trách nhiệm căn chỉnh thời gian toàn cầu trong các hệ thống kỹ thuật số hiện đại. Chức năng chính của chúng là cung cấp-tín hiệu đồng hồ căn chỉnh pha-được đặc trưng bởi độ lệch pha tối thiểu và hiệu suất jitter tuyệt vời-cho các mô-đun chức năng kỹ thuật số phân tán khác nhau, từ đó củng cố hoạt động phối hợp và có trật tự của các mạch nhiều nút.

LMK5C22212A là một-bộ dọn dẹp jitter và đồng bộ hóa mạng hiệu suất cao được thiết kế để đáp ứng các yêu cầu khắt khe của các ứng dụng cơ sở hạ tầng và giao tiếp không dây. Thiết bị này tích hợp hai DPLL (Pha kỹ thuật số-Vòng lặp bị khóa) cho phép chuyển đổi không thành công và suy giảm jitter thông qua băng thông vòng lặp có thể lập trình. Bằng cách loại bỏ nhu cầu về bộ lọc vòng lặp bên ngoài, nó tối đa hóa tính linh hoạt trong thiết kế và dễ sử dụng. Mỗi pha DPLL-khóa APLL được ghép nối (Vòng lặp pha tương tự-) ​​được ghép nối của nó với đầu vào tham chiếu. APLL1 sử dụng công nghệ Sóng âm số lượng lớn (BAW) độc quyền của TI và tích hợp PLL hiệu suất cực cao (BAW APLL) có khả năng tạo ra xung nhịp đầu ra ở tần số 491,52 MHz với độ biến động RMS (12 kHz đến 20 MHz) là 40 fs (điển hình) / 60 fs (tối đa); hiệu suất đầu ra không phụ thuộc vào jitter và tần số của đầu vào tham chiếu XO và DPLL. APLL2/DPLL2 hỗ trợ cấu hình cho tần số thứ hai và/hoặc miền đồng bộ hóa. Mạch xác thực tham chiếu giám sát đồng hồ tham chiếu DPLL theo thời gian thực,{22}}cho phép chuyển đổi dễ dàng giữa các đầu vào khi phát hiện sự kiện kích hoạt chuyển đổi. Thiết bị hỗ trợ Chế độ trễ bằng không (ZDM) và hủy pha, cho phép kiểm soát mối quan hệ giữa pha đầu vào-với{27}}đầu ra. Nó có thể lập trình hoàn toàn thông qua giao diện I2C hoặc SPI, với EEPROM tích hợp để lưu trữ cấu hình đồng hồ khởi động hệ thống tùy chỉnh, đồng thời vẫn giữ lại cấu hình ROM mặc định ban đầu làm tùy chọn dự phòng.